Copyright(C) 1994,1995,1996,1997 Terumasa KODAKA , Takeshi KONO ■GOLDEN GATEチップセット 対象 PC-9821Nf チップ GOLDEN GATE 解説 o GOLDEN GATEはPICO|POWER社のPentiumプロセッサ用チップセットであり、 Pentiumプロセッサ周辺のバス、クロック、セカンドキャッシュ等の制御を 行う。 o PC-9821NfではGOLDEN GATEチップセットが、同じくPICO|POWER社のRED WOOD チップセットと共に使用されている。 o GOLDEN GATEチップセットは、RED WOODチップセットと同じI/O 0900h,0906h を使用する。これらのI/Oアドレスに対するアクセスは、ワードアクセスの 時RED WOODチップセットへ、バイトアクセスの時GOLDEN GATEチップセット へ行われる。したがってGOLDEN GATEチップセットへのアクセスは必ずバイ トアクセスである必要がある。 o GOLDEN GATEチップセットの各種レジスタは、マシンの根幹にかかわる動作 について設定されるため、通常、ITFで設定された値を変更するべきではな い。 関連 I/O 0900h(WORD) I/O 0906h(WORD) I/O 0900h(BYTE) 名前 GOLDEN GATE (INDEX) 対象 PC-9821Nf 機能 [READ/WRITE] bit 7〜4: Reserved(0000bに設定する) bit 3〜0: INDEX * I/O 0906hで読み書きするレジスタを選択する。 解説 o GOLDEN GATEチップセットの読み書きするレジスタを選択する。 関連 I/O 0906h(BYTE) I/O 0906h(BYTE) 名前 GOLDEN GATE (DATA) 対象 PC-9821Nf 機能 [READ/WRITE] bit 7〜0: DATA --------+------------------------------------------------- INDEX |名前 --------+------------------------------------------------- 00h |RESET Sampled Register A |bit 7: CPU Bus Pipelining Disable | 1= Enable | 0= Disable |bit 6: Reserved |bit 5: L1 WriteBack/WriteThrough Select | 1= WriteBack | 0= WriteThrough |bit 4〜2: Clock Skew Adjust | --------+---------+------------- | |Delay(ns)|Tolerance(ns) | --------+---------+------------- | 000b | 0 | ±0.5 | --------+---------+------------- | 001b | -0.55 | ±0.25 | --------+---------+------------- | 010b | -1.1 | ±0.5 | --------+---------+------------- | 011b | -1.65 | ±0.75 | --------+---------+------------- | 100b | +0.55 | ±0.25 | --------+---------+------------- | 101b | +1.1 | ±0.5 | --------+---------+------------- | 110b | +1.65 | ±0.5 | --------+---------+------------- | 111b | +2.20 | ±1.0 | --------+---------+------------- | * PC-9821Nfでは000bが設定される |bit 1,0: Reserved --------+------------------------------------------------- 01h |RESET Sampled Register B |bit 7,6: L2 Cache Read Follow-on Clocks | 00b= 1クロック | 01b= 2クロック | 10b= 3クロック | 11b= Reserved | * PC-9821Nfでは00bが設定される |bit 5,4: L2 Cache Read Lead-off Clocks | 00b= 2クロック | 01b= 3クロック | 10b= 4クロック | 11b= Reserved | * PC-9821Nfでは00bが設定される |bit 3: L2 Cache Type | 1= Asynchronous | 0= Synchronous | * PC-9821Nfでは1が設定される |bit 2,1: L2 Cache Size Select | 00b= Reserved | 01b= 256KB | 10b= 512KB | 11b= 1MB | * PC-9821Nfでは01bが設定される |bit 0: L2 Cache Disable | 1= Disable | 0= Enable --------+------------------------------------------------- 02h |RESET Sampled Register C |bit 7,6: L2 Cache Read Follow-on Clocks | 00b= 1クロック | 01b= 2クロック | 10b= 3クロック | 11b= Reserved | * PC-9821Nfでは00bが設定される |bit 5,4: L2 Cache Write Lead-off Clocks | 00b= 2クロック | 01b= 3クロック | 10b= 4クロック | 11b= Reserved | * PC-9821Nfでは00bが設定される |bit 3: SAMPLEN | 1= Use defaults for configuration | 0= Sample LA bus pins on RESET |bit 2〜0: Write Buffer Enable | 111b= Disable | 110〜001b= Reserved | 000b= Enable | * PC-9821Nfでは111bが設定される --------+------------------------------------------------- 03h |RESET Sampled Register D |bit 7〜5: Reserved |bit 4: SMI L2 Cache enable | 1= Enable L2 in SMM | 0= Disable L2 in SMM |bit 3: Disable L1 Cache | 1= Disable | 0= Enable |bit 2〜0: Reserved |* キャッシュの各種設定を行う。 --------+------------------------------------------------- 04h |Throttling Modulation Frequency |bit 7〜4: Reserved |bit 3: Clock Throttling Enable | 1= Enable | 0= Disable |bit 2〜0: Throttling Modulation Frequency | --------+---------------+--------------------- | |CPUCLK |Modulation Period | | Divided by |with CPU @50MHz | --------+---------------+--------------------- | 000b | 800 |16μs | 001b | 1600 |32 | 010b | 3200 |64 | 011b | 6400 |128 | 100b | 12800 |256 | 101b | 25600 |512 | 110b | 100000 |2ms | 111b | 40000 |8ms | --------+---------------+--------------------- --------+------------------------------------------------- 05h |Throttle Control Register B |bit 7〜4: Clock Throttling Duty Cycle, Ten's Digit | 0000〜1001b= 0-9 Decimal Ten's Digit | 1010〜1111b= Reserved --------+------------------------------------------------- 06h |Thermal Throttling Modulation Frequency |bit 7〜5: Reserved |bit 4: Thermal Throttle Lock | 1= Lock | 0= Unlock |bit 3: Thermal Throttling Enable | 1= Enable | 0= Disable |bit 2〜0: Thermal Throttling Modulation Frequency | --------+---------------+--------------------- | |CPUCLK |Modulation Period | | Divided by |with CPU @50MHz | --------+---------------+--------------------- | 000b | 800 | 16μs | 001b | 1600 | 32μs | 010b | 3200 | 64μs | 011b | 6400 |128μs | 100b | 12800 |256μs | 101b | 25600 |512μs | 110b | 100000 | 2ms | 111b | 40000 | 8ms | --------+---------------+--------------------- --------+------------------------------------------------- 07h |Thermal Control Register B |bit 7〜4: Thermal Throttling Duty Cycle, Ten's Digit | 0000〜1001b= 0-9 Decimal Ten's Digit | 1010〜1111b= Reserved --------+------------------------------------------------- 08h |VL Stop Clock Register |bit 7〜1: Reserved |bit 0: CPU Full STPCLK# Enable | 1= VLCLK端子無効 | 0= VLCLK端子有効 |* CPUCLKを停止するかどうかの設定を行う。 | PC-9821Nfでは01hが設定される。 --------+------------------------------------------------- 09h |Misc. Configuration Register |bit 7: Reserved |bit 6: TAG Initialization | 1= Force Read Misses and | allow TAG and SRAM to be written | 0= Normal Operation |bit 5,4: Reserved |bit 3: Synchronous SRAM Clock PowerManagement Enable | 1= L2 Cahce clock on all the time | 0= L2 Cache clock stopped on all bus idle cycles |bit 2: Reserved |bit 1: x8 TAG Compare | 1= enable | 0= disable |bit 0: Reserved |* セカンドキャッシュの各種設定を行う。 | PC-9821Nfでは02hが指定されている。 --------+------------------------------------------------- 0Ah |Reserved 0Bh |Reserved --------+------------------------------------------------- 0Ch |Cacheability Override Bits |bit 7: DC000〜DDFFFh |bit 6: DA000〜DBFFFh |bit 5: D8000〜D9FFFh |bit 4: D0000〜D7FFFh |bit 3: CC000〜CFFFFh |bit 2: C8000〜CBFFFh |bit 1: C4000〜C7FFFh |bit 0: C0000〜C3FFFh | 1= キャッシュ禁止 | 0= キャッシュ許可 |* 指定された各領域のキャッシュ許可/禁止を設定する。 | PC-9821NfではFFhが指定されている。 --------+------------------------------------------------- 0Dh |Cacheability Override Bits |bit 7: DE000〜DFFFFh |bit 6: E4000〜E7FFFh |bit 5: E8000〜EBFFFh |bit 4: EC000〜EFFFFh |bit 3: F0000〜F3FFFh |bit 2: F4000〜F7FFFh |bit 1: F8000〜FFFFFh | 1= キャッシュ禁止 | 0= キャッシュ許可 |bit 0: Reserved |* 指定された各領域のキャッシュ許可/禁止を設定する。 | PC-9821NfではE0hが設定される。 --------+------------------------------------------------- 0Eh |Cacheability Override Bits |bit 7〜4: Reserved |bit 3: A27 |bit 2: A26 |bit 1: A25 |bit 0: A24 | 1= キャッシュ禁止 | 0= キャッシュ許可 |* 指定されたアドレスビットより上位のアドレスでの | キャッシュ許可/禁止を設定する。 | PC-9821Nfでは00hが設定される。 --------+------------------------------------------------- 0Fh |Stepping ID Register |bit 7〜4: Stepping ID of Production part | 0000b= Prototype | 0001b= A0シリコン |bit 3〜0: Stepping ID of Prottype part | 0000b= X0シリコン | 0001b= X1シリコン | 0010b= X2/X3/A0シリコン |* GOLDENGATEチップセットのレビジョンを示す。 | PC-9821Nfのあるロットでは12hを返した。 --------+------------------------------------------------- * I/O 0900hで設定されたレジスタを読み書きする 解説 o GOLDEN GATEチップセットの各種レジスタを読み書きする。 関連 I/O 0900h(BYTE)